Integrované obvody IC čipy na jednom mieste kúpiť EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP
Vlastnosti produktu
TYP | POPIS |
Kategória | Integrované obvody (IC) Vložené CPLD (komplexné programovateľné logické zariadenia) |
Mfr | Intel |
séria | MAX® II |
Balíček | Podnos |
Štandardný balík | 90 |
Stav produktu | Aktívne |
Programovateľný typ | V systéme Programmable |
Čas oneskorenia tpd(1) Max | 4,7 ns |
Napájanie – interné | 2,5V, 3,3V |
Počet logických prvkov/blokov | 240 |
Počet makrobuniek | 192 |
Počet I/O | 80 |
Prevádzková teplota | 0 °C ~ 85 °C (TJ) |
Typ montáže | Povrchová montáž |
Balenie / puzdro | 100-TQFP |
Dodávateľský balík zariadení | 100-TQFP (14×14) |
Základné číslo produktu | EPM240 |
Náklady boli jedným z hlavných problémov, ktorým čelia 3D zabalené čipy, a spoločnosť Foveros ich bude prvýkrát vyrábať vo veľkom množstve vďaka svojej poprednej technológii balenia.Intel však tvrdí, že čipy vyrábané v 3D Foveros balíkoch sú mimoriadne cenovo konkurencieschopné so štandardnými návrhmi čipov – a v niektorých prípadoch môžu byť dokonca lacnejšie.
Intel navrhol čip Foveros tak, aby bol čo najnižší a stále spĺňal stanovené výkonnostné ciele spoločnosti – ide o najlacnejší čip v balení Meteor Lake.Intel zatiaľ nezdieľal rýchlosť Foveros prepojenia / základnej dlaždice, ale uviedol, že komponenty môžu bežať na frekvencii niekoľkých GHz v pasívnej konfigurácii (vyhlásenie, ktoré naznačuje existenciu aktívnej verzie medzivrstvy Intel už vyvíja ).Foveros teda nevyžaduje od dizajnéra kompromisy v oblasti šírky pásma alebo obmedzení latencie.
Intel tiež očakáva, že dizajn sa bude dobre škálovať z hľadiska výkonu aj nákladov, čo znamená, že môže ponúknuť špecializované návrhy pre iné segmenty trhu alebo varianty vysokovýkonnej verzie.
Náklady na pokročilé uzly na tranzistor exponenciálne rastú, pretože procesy kremíkových čipov sa blížia k svojim limitom.A navrhovanie nových IP modulov (ako sú I/O rozhrania) pre menšie uzly neposkytuje veľkú návratnosť investícií.Preto opätovné použitie nekritických dlaždíc/čipov na „dostatočne dobrých“ existujúcich uzloch môže ušetriť čas, náklady a zdroje na vývoj, nehovoriac o zjednodušení procesu testovania.
Pre jednotlivé čipy musí Intel postupne testovať rôzne prvky čipu, ako sú pamäť alebo PCIe rozhrania, čo môže byť časovo náročný proces.Na rozdiel od toho môžu výrobcovia čipov testovať malé čipy súčasne, aby ušetrili čas.kryty majú tiež výhodu pri navrhovaní čipov pre špecifické rozsahy TDP, pretože dizajnéri môžu prispôsobiť rôzne malé čipy tak, aby vyhovovali ich konštrukčným potrebám.
Väčšina z týchto bodov znie povedome a všetky sú to tie isté faktory, ktoré viedli AMD na cestu čipovej sady v roku 2017. AMD nebola prvá, ktorá použila návrhy založené na čipovej súprave, ale bola prvým veľkým výrobcom, ktorý túto filozofiu dizajnu použil na sériovo vyrábať moderné čipy, k čomu Intel, zdá sa, prišiel trochu neskoro.Technológia 3D balenia navrhovaná spoločnosťou Intel je však oveľa zložitejšia ako organický dizajn založený na prostrednej vrstve AMD, ktorý má výhody aj nevýhody.
Rozdiel sa nakoniec prejaví v hotových čipoch, pričom Intel hovorí, že nový 3D naskladaný čip Meteor Lake by mal byť dostupný v roku 2023, pričom Arrow Lake a Lunar Lake prídu v roku 2024.
Intel tiež uviedol, že sa očakáva, že superpočítačový čip Ponte Vecchio, ktorý bude mať viac ako 100 miliárd tranzistorov, bude srdcom Aurory, najrýchlejšieho superpočítača na svete.