(Elektronické komponenty) 5V927PGGI8

Stručný opis:

Pošlite nám e-mail Stiahnite si dátumový list

Detail produktu

Štítky produktu

Vlastnosti produktu

TYP	POPIS
Kategória	Integrované obvody (IC) Hodiny/časovanie Generátory hodín, PLL, frekvenčné syntetizátory
Mfr	Renesas Electronics America Inc
séria	-
Balíček	Páska a kotúč (TR)
Stav produktu	Zastaraný
Typ	Generátor hodín
PLL	Áno s Bypassom
Vstup	LVTTL, Crystal
Výkon	LVTTL
Počet okruhov	1
Pomer – Vstup:Výstup	2:4
Diferenciál – Vstup:Výstup	Nie nie
Frekvencia – max	160 MHz
Delič/Multiplikátor	Áno nie
Napätie – napájanie	3V ~ 3,6V
Prevádzková teplota	-40 °C ~ 85 °C
Typ montáže	Povrchová montáž
Balenie / puzdro	16-TSSOP (0,173″, šírka 4,40 mm)
Dodávateľský balík zariadení	16-TSSOP
Základné číslo produktu	IDT5V927

Dokumenty a médiá

TYP ZDROJA	LINK
Technické listy	IDT5V927
Zastaranie PCN/EOL	Revízia 23. 12. 2013 Viaceré zariadenia 28. októbra 2013
HTML Datasheet	IDT5V927

Environmentálne a exportné klasifikácie

ATRIBÚT	POPIS
Úroveň citlivosti na vlhkosť (MSL)	1 (neobmedzene)
Stav podľa nariadenia REACH	REACH nedotknuté
ECCN	EAR99
HTSUS	8542,39,0001

Dodatočné zdroje

ATRIBÚT	POPIS
Ostatné mená	5V927PGGI8
Štandardný balík	4 000

Detaily produktu
24-BITOVÝ PROCESOR DIGITÁLNEHO SIGNÁLU

Motorola DSP56307, člen rodiny DSP56300 programovateľných digitálnych signálových procesorov (DSP), podporuje aplikácie bezdrôtovej infraštruktúry so všeobecnými operáciami filtrovania.Koprocesor vylepšeného filtra na čipe (EFCOP) spracováva filtračné algoritmy paralelne s prevádzkou jadra, čím zvyšuje celkový výkon a efektivitu DSP.Rovnako ako ostatní členovia rodiny, aj DSP56307 používa vysoko výkonný motor s jedným hodinovým cyklom na inštrukciu (kód kompatibilný s populárnou rodinou jadier Motorola DSP56000), barel shifter, 24-bitové adresovanie, vyrovnávaciu pamäť inštrukcií a radič priameho prístupu do pamäte, ako na obrázku 1. DSP56307 ponúka výkon pri 100 miliónoch inštrukcií (MIPS) za sekundu pomocou interných 100 MHz hodín s 2,5 V jadrom a nezávislým 3,3 V vstupným/výstupným výkonom.

Prehľad
Pomocou druhej generácie stĺpcovej architektúry ASMBL (Advanced Silicon Modular Block) obsahuje XC5VLX330T-3FFG1738I päť odlišných platforiem (podrodín), čo je najväčší výber, ktorý ponúka akákoľvek rodina FPGA.Každá platforma obsahuje rôzny pomer funkcií na uspokojenie potrieb širokej škály pokročilých logických návrhov.Okrem najpokročilejšej, vysokovýkonnej logickej štruktúry obsahujú FPGA XC5VLX330T-3FFG1738I mnoho blokov na systémovej úrovni s pevnou IP, vrátane výkonných 36-Kbit blokových RAM/FIFO, druhej generácie 25 x 18 DSP rezov, Select IO technológie so vstavaným v digitálne riadenej impedancii, bloky synchrónneho rozhrania Chip Sync, funkcia systémového monitora,

VLASTNOSTI
Vysokovýkonné jadro DSP56300
● 100 miliónov pokynov za sekundu (MIPS) s taktom 100 MHz pri 2,5 V jadre a 3,3 VI/O
● Objektový kód kompatibilný s jadrom DSP56000
● Vysoko paralelná inštrukčná sada
● Dátová aritmetická logická jednotka (ALU)
- Plne zreťazený 24 x 24-bitový paralelný multiplikátor-akumulátor
- 56-bitový paralelný posúvač (rýchly posun a normalizácia; generovanie a analýza bitového toku)
- Podmienené ALU inštrukcie
- 24-bitová alebo 16-bitová aritmetická podpora pod softvérovou kontrolou
● Riadiaca jednotka programu (PCU)
- Podpora kódu nezávislého na pozícii (PIC).
- Režimy adresovania optimalizované pre aplikácie DSP (vrátane okamžitých posunov)
- Ovládač vyrovnávacej pamäte inštrukcií na čipe
- Hardvérový zásobník s možnosťou rozšírenia pamäte na čipe
- Vnorené hardvérové slučky DO
- Rýchle prerušenia automatického návratu
● Priamy prístup do pamäte (DMA)
- Šesť kanálov DMA s podporou interných a externých prístupov
- Jedno-, dvoj- a trojrozmerné prenosy (vrátane kruhového ukladania do vyrovnávacej pamäte)
- Prerušenie prenosu na konci bloku
- Spúšťanie z prerušovacích liniek a všetkých periférnych zariadení
● Fázová slučka (PLL)
- Umožňuje zmenu nízkeho deliaceho faktora výkonu (DF) bez straty zámku
- Výstupné hodiny s elimináciou zošikmenia
● Podpora ladenia hardvéru
- Modul emulácie na čipe (On CE).
- Testovací prístupový port (TAP) spoločnej testovacej akčnej skupiny (JTAG)
- Režim sledovania adresy odráža interné programové RAM prístupy na externom porte