order_bg

Produkty

Logické a žabky-SN74LVC74APWR

Stručný opis:

Zariadenia SNx4LVC74A integrujú dva klopné obvody typu D spúšťané kladnou hranou v jednom praktickom
zariadenie.
SN54LVC74A je navrhnutý pre 2,7-V až 3,6-V VCC prevádzku a SN74LVC74A je navrhnutý pre
Prevádzka 1,65-V až 3,6-V VCC.Nízka úroveň na prednastavených (PRE) alebo vymazaných (CLR) vstupoch nastavuje alebo resetuje výstupy bez ohľadu na úrovne ostatných vstupov.Keď sú PRE a CLR neaktívne (vysoké), dáta na dátovom (D) vstupe, ktoré spĺňajú požiadavky nastavenia času, sa prenesú na výstupy na kladnej hrane hodinového impulzu.Spustenie hodín nastáva na napäťovej úrovni a nesúvisí priamo s časom nábehu hodinového impulzu.Po uplynutí intervalu doby zdržania sa údaje na vstupe D môžu zmeniť bez ovplyvnenia úrovní na výstupoch.Dátové I/O a riadiace vstupy sú odolné voči prepätiu.Táto funkcia umožňuje použitie týchto zariadení na zostupný prevod v prostredí so zmiešaným napätím.


Detail produktu

Štítky produktu

Vlastnosti produktu

TYP POPIS
Kategória Integrované obvody (IC)

Logika

Plážové šľapky

Mfr Texas Instruments
séria 74LVC
Balíček Páska a kotúč (TR)

Odstrihnutá páska (CT)

Digi-Reel®

Stav produktu Aktívne
Funkcia Set (Preset) a Reset
Typ D-Type
Typ výstupu Doplnkové
Počet prvkov 2
Počet bitov na prvok 1
Frekvencia hodín 150 MHz
Max. oneskorenie šírenia @ V, Max CL 5,2 ns @ 3,3 V, 50 pF
Typ spúšťača Pozitívna hrana
Prúd - Výstup vysoký, nízky 24 mA, 24 mA
Napätie - Napájanie 1,65V ~ 3,6V
Prúd – pokojový (Iq) 10 uA
Vstupná kapacita 5 pF
Prevádzková teplota -40 °C ~ 125 °C (TA)
Typ montáže Povrchová montáž
Dodávateľský balík zariadení 14-TSSOP
Balenie / puzdro 14-TSSOP (0,173", 4,40 mm šírka)
Základné číslo produktu 74LVC74


Dokumenty a médiá

TYP ZDROJA LINK
Technické listy SN54LVC74A, SN74LVC74A
Odporúčaný produkt Analógové riešenia

Logické riešenia

PCN balenie Kotúč 10. júl 2018

Kotúče 19. apríla 2018

HTML Datasheet SN54LVC74A, SN74LVC74A
Modely EDA SN74LVC74APWR od SnapEDA

SN74LVC74APWR od Ultra Librarian

Environmentálne a exportné klasifikácie

ATRIBÚT POPIS
Stav RoHS V súlade s ROHS3
Úroveň citlivosti na vlhkosť (MSL) 1 (neobmedzene)
Stav podľa nariadenia REACH REACH nedotknuté
ECCN EAR99
HTSUS 8542,39,0001

Flip-Flop a západka

ŽabkyaZápadkasú bežné digitálne elektronické zariadenia s dvoma stabilnými stavmi, ktoré možno použiť na ukladanie informácií a jeden klopný obvod alebo západka môže uložiť 1 bit informácií.

Flip-Flop (skrátene FF), tiež známy ako bistabilné hradlo, známy aj ako bistabilný klopný obvod, je digitálny logický obvod, ktorý môže pracovať v dvoch stavoch.Klopné obvody zostanú vo svojom stave, kým nedostanú vstupný impulz, známy aj ako spúšťač.Keď je prijatý vstupný impulz, výstup klopného obvodu zmení stav podľa pravidiel a potom zostane v tomto stave, kým nie je prijatý ďalší spúšťač.

Latch, citlivá na úroveň impulzu, mení stav pod úrovňou hodinového impulzu, Latch je pamäťová jednotka spúšťaná úrovňou a činnosť ukladania dát závisí od hodnoty úrovne vstupného signálu, len keď je latch v povoliť, výstup sa zmení so vstupom dát.Latch sa líši od klopného obvodu, nejde o latching dát, signál na výstupe sa mení so vstupným signálom, rovnako ako signál prechádzajúci cez vyrovnávaciu pamäť;akonáhle blokovací signál funguje ako blokovací, dáta sú uzamknuté a vstupný signál nefunguje.Západka sa tiež nazýva priehľadná západka, čo znamená, že výstup je transparentný pre vstup, keď nie je zablokovaný.

Rozdiel medzi západkou a klopným obvodom
Latch a flip-flop sú binárne pamäťové zariadenia s pamäťovou funkciou, ktoré sú jedným zo základných zariadení na zostavenie rôznych časovacích logických obvodov.Rozdiel je v tom, že blokovanie súvisí so všetkými jeho vstupnými signálmi, keď sa mení vstupný signál, blokovanie sa mení, neexistuje hodinový terminál;Flip-flop je riadený hodinami, iba keď sú hodiny spustené, aby vzorkovali aktuálny vstup, generovali výstup.Samozrejme, pretože západka aj klopný obvod majú časovaciu logiku, výstup nesúvisí len s aktuálnym vstupom, ale súvisí aj s predchádzajúcim výstupom.

1. západka sa spúšťa hladinovým, nie synchrónnym ovládaním.DFF sa spúšťa hodinovou hranou a synchrónnym riadením.

2、západka je citlivá na vstupnú úroveň a je ovplyvnená oneskorením zapojenia, takže je ťažké zabezpečiť, aby výstup nevytváral otrepy;DFF je menej pravdepodobné, že vytvorí otrepy.

3, Ak používate hradlové obvody na vytvorenie západky a DFF, západka spotrebuje menej zdrojov brány ako DFF, čo je lepšie miesto pre západku ako DFF.Preto je integrácia použitia latch v ASIC vyššia ako DFF, ale opak je pravdou v FPGA, pretože v FPGA neexistuje štandardná latch jednotka, ale existuje jednotka DFF a LATCH potrebuje na realizáciu viac ako jeden LE.západka je spustená na úrovni, čo je ekvivalentné s ukončením povolenia a po aktivácii (v čase úrovne povolenia) je ekvivalentné drôtu, ktorý sa mení s Výstup sa mení s výstupom.V nepovolenom stave je zachovaný pôvodný signál, ktorý je vidieť aj na klopnom obvode rozdiel, v skutočnosti veľakrát latch nie je náhradou za ff.

4, západka sa stane mimoriadne zložitou statickou analýzou časovania.

5, v súčasnosti sa západka používa iba vo veľmi špičkových obvodoch, ako je napríklad CPU P4 od spoločnosti Intel.FPGA má blokovaciu jednotku, registrovú jednotku je možné nakonfigurovať ako blokovaciu jednotku, v príručke xilinx v2p bude nakonfigurovaná ako jednotka registra / západky, prílohou je schéma štruktúry polovičného rezu xilinx.Ostatné modely a výrobcovia FPGA na kontrolu nešli.--Osobne si myslím, že xilinx je schopný priamo zladiť altera môže byť väčší problém, pre niekoľko LE to môže urobiť, avšak nie zariadenie xilinx, každý plátok môže byť tak nakonfigurovaný, jediné rozhranie altery DDR má špeciálnu západkovú jednotku, vo všeobecnosti iba v prevedení západky bude použitý vysokorýchlostný okruh.LE altera nie je žiadna západková štruktúra a skontrolujte sp3 a sp2e a iné, ktoré sa nedajú skontrolovať, v príručke sa uvádza, že táto konfigurácia je podporovaná.Výraz wangdian o altere je správny, altera ff nemôže byť nakonfigurovaná na latch, na implementáciu latch používa vyhľadávaciu tabuľku.

Všeobecné konštrukčné pravidlo znie: vyhnite sa západke vo väčšine dizajnov.to vám umožní navrhnúť časovanie je hotové, a to je veľmi skryté, non-veterán nemôže nájsť.západka najväčším nebezpečenstvom je nefiltrovať otrepy.To je mimoriadne nebezpečné pre ďalšiu úroveň okruhu.Preto, pokiaľ môžete použiť D flip-flop miesto, nepoužívajte západku.


  • Predchádzajúce:
  • Ďalšie:

  • Tu napíšte svoju správu a pošlite nám ju